AMD工程师提交的QEMU补丁证实了Zen 6 Epyc-Venice处理器的细节，其中包括对一个长期存在的安全漏洞的修复

AMD 软件工程师 Ben Cheatham（）向 QEMU 开发邮件列表提交了一组包含四个补丁的系列 ，向QEMU开发邮件列表提交了一组包含四个补丁的系列，该系列为该项目的x86模拟代码添加了官方的“Epyc-Venice”CPU模型。 该补丁日期为2026年6月30日，首次通过源代码展示了AMD即将推出的Zen 6 Epyc服务器处理器（代号Venice）的CPUID功能集和缓存层次结构。另有一份提交至OpenBenchmarking的lscpu输出结果 的另一份 lscpu 输出结果，该数据源自真实的 Epyc-Venice 工程样品，证实了该补丁中关于实际芯片规格的描述。

该新型号的定义为系列 26、型号 80、步进 0，并在客户机操作系统中自报为“AMD EPYC-Venice 处理器”。它在现有 Epyc-Turin（Zen 5）型号的功能基线上进行了扩展，并新增了多项指令集扩展： AVX512 FP16、AVX-IFMA、AVX-NE-CONVERT、AVX-VNNI-INT8，以及在同一补丁系列早期引入的新 AVX512 位矩阵乘法（BMM）指令。 该型号还支持 CET 影子栈、TSC_ADJUST，以及一项名为“增强型返回地址预测安全”（ERAPS）的新投机执行缓解功能。

值得注意的是，该补丁设置了 SRSO_NO 标志，表明该内核不受“投机性返回栈溢出”（Speculative Return Stack Overflow）漏洞的影响——这是一种曾影响早期 Zen 架构的投机执行漏洞。OpenBenchmarking 的 lscpu 输出在真实硬件上独立证实了这一点，显示“投机性返回栈溢出：不受影响”。 SRSO 利用 CPU 的返回地址预测器，在预测错误被捕获之前，诱使其对攻击者指定的地址处的代码进行投机性执行；AMD 早期的 Zen 芯片依赖于软件缓解措施，例如在上下文切换时清空分支预测状态，但这会带来性能开销。 硬件级修复意味着 Venice 核心通过硅片本身而非软件补丁封堵了这一攻击路径，从而降低了开销。 该硬件缓解措施与ERAPS配合使用，ERAPS是一种新机制，似乎基于同一补丁系列中讨论的RAPSIZE参数，管理预测器为每个虚拟机跟踪的返回地址历史记录量。

（值得注意的是，过去十年间的大多数英特尔CPU都存在利用硬件分支预测的本质上类似的漏洞，针对这些漏洞的补丁会导致用户性能下降。）

补丁中列出的缓存配置显示，每个核心配备 48 KB、12 路 L1 数据缓存和 32 KB、8 路 L1 指令缓存，与 Zen 5 Turin 世代保持一致。 L2缓存标注为每核心1 MB、16路且为包容式，同样与Turin一致。L3缓存标注为64 MB、16路，在芯片级别共享。OpenBenchmarking的样本数据也与此一致。

尽管这两份消息来源均未提及内存支持情况或定价，但AMD首席技术官马克·帕珀马斯特（Mark Papermaster）已另行证实 Epyc Venice 将于 7 月 22 日至 23 日在旧金山举行的“AMD 人工智能发展大会”上正式发布 上正式亮相，这意味着完整的规格、定价及上市详情预计将在数日内公布。